Projekty tworzone w języku Verilog mogą być bardzo proste (oparte o 1-2 moduły), a do sprawdzenia ich poprawności, najczęściej wystarczy pozytywny wynik kompilacji. W przypadku bardziej złożonych projektów, poprawna składnia nie gwarantuje działania układu zgodnie z oczekiwaniem projektanta. Wymagane są testy oraz weryfikacja projektu. Pamiętaj: 60-70% czasu przeznaczonego na projektowanie układów cyfrowych, poświęcone jest testowaniu [...]

Czytaj dalej...