Projekty tworzone w języku Verilog mogą być bardzo proste (oparte o 1-2 moduły), a do sprawdzenia ich poprawności, najczęściej wystarczy pozytywny wynik kompilacji. W przypadku bardziej złożonych projektów, poprawna składnia nie gwarantuje działania układu zgodnie z oczekiwaniem projektanta. Wymagane są testy oraz weryfikacja projektu.
Pamiętaj: 60-70% czasu przeznaczonego na projektowanie układów cyfrowych, poświęcone jest testowaniu i [...]

Czytaj dalej...

Znamy już najważniejszy element każdego projektu w Verilogu. Gdy moduł jest zaprojektowany możemy (a nawet musimy, chyba że jest on banalnie prosty) sprawdzić jego działanie. Najlepszym sposobem na zweryfikowanie poprawności projektu jest przygotowanie i przeprowadzenie odpowiedniej symulacji.
Dla zawziętych elektroników, praktyków symulacja nie kojarzy się najlepiej. W przypadku układów programowalnych jest to jednak nieodzowny element każdego [...]

Czytaj dalej...