Kurs Verilog cz.2 – moduł
Wpisał michal w dniu 5 lutego, 2009
Brak komentarzy
Wpis w kategorii [ Verilog ]
Najważniejszym elementem każdego projektu w języku Verilog jest moduł. Wszystkie deklaracje, instrukcje, procesy itp. znajdują się wewnątrz modułu. Stanowi on abstrakcyjny model układu, lub danej części układu. Można go sobie wyobrazić, jako czarną skrzynkę z interfejsem wejściowym, wyjściowym oraz pewną funkcjonalnością. Moduł może opisywać układ o dowolnej złożoności. Mogą to być podstawowe bramki logiczne, liczniki, [...]
